Very Best Design & Verification Methodologies

This is a past event

16 people went

Details

Ovoga puta vam predstavljamo nešto potpuno drugačije - hajde da zajedno naučimo kako se prave čipovi i kako se to tačno radi iz Srbije? Da bismo ovo saznali, ovaj meetup organizujemo u saradnji sa našim prijateljima iz kompanije Veriest (https://www.veriests.com).

Ono što nas je motivisalo da razmišljamo o ovoj temi je sve veća potreba tržišta za kompleksnijim i modernijim čipovima i porast broja inženjera u našoj zajednici koji se bave dizajnom i verifikacijom čipova.

Ono što zajedno sa kompanijom Veriest želimo da uradimo na ovom meetup-u je da pričamo više o ovoj temi i izazovima sa kojima se inženjeri u ovoj niši susreću. Veriest takođe ima i jedan poseban motiv, a to je da podeli stečena znanja i iskustva iz ove oblasti sa inženjerskom zajednicom u Srbiji, kao i da pokuša da sagleda i pruži neke odgovore o problematici višeplatformskih (multiplatform) verifikacionih rešenja, kao i bezbednosti samog dizajna.

Nakon uspešno održanih Meetup-a (decmbar 2018, mart 2019 i maj 2019) u Beogradu, Veriest je rešio da se predstavi i novosadskoj inžinjerskoj zajednici. Zato vas zajedno pozivamo da nam se pridružite na našem zajedničkom meetup-u. Mesto vam je dobro poznato, to je POslovni inkubator Novi Sad, a sam meetup počinje u 18h.

----------------------------------------------
Kako će sam meetup izgledati?

Vraćamo se tradicionalnom meetup formatu i pozivamo vas na dva predavanja na kojima će se iz različitih uglova pričati o temama vezanim za dizajn i verifikaciju.

1. Prvu prezentaciju na temu "Advanced Multi Platform Verification" će održati Mr. Noam Meser, verifikacioni team lider u CEVA kompaniji, u Izraelu. Ovo predavanje će biti održano na engleskom jeziku, pa vam stoga i predstavljamo siže predavanja na engleskom:

The ever increasing complexity of VLSI design is driving state of the art verification challenges further towards a multi-platform verification solution that supplies different layers of verification combined from:
- Functional verification – UVM block level to FC environments Specman/SV.
- Formal verification.
- Emulation – Palladium/FPGA.

In a nutshell, the idea is to create a common methodology that will enable to reuse code and effort between these 3 main verification platforms, syncing cross completeness testing of priority 1 design and creating a single, merged verification indications (combined pass rate, merged code/functional coverage) from all platforms through a single managerial tool that will invoke and analyze all runs from all platforms automatically.

2. Drugu prezentaciju na temu: "Is your design secure?" će održati dr. Mihajlo Katona, verifikacioni tim lider u Veriestu. Mihajlo će prezentovati na sprskom jeziku.

Savremena integrisana kola se susreću sa novim zajtevima vezanim za povećanje sigurnosti podataka. Ova funkcionalnost je pre svega tražena od strane auto i avio industrije gde svako integrisano kolo koje se koristi u prevoznom sredstvu mora da bude u skladu sa rigoroznim standardima u vezi očuvanja podataka u nepredviđenim situacijama kao što je rad izvan deklarisanog temperaturnog opsega ili u prisustvu jakih elektromagnetnih ili radiacionih talasa.

Prezentacija će ukratko prikazati osnovne odrednice iz standarda, matematičku osnovu vezanu za detekciju stohastičkih grešaka i mogućnosti za njihovu korekciju. Prikazaće se kritična mesta u arhitekturi današnjih čipova i način implementacije ovih sigurnosnih mehanizama. Ilustracija jednog pristupa će se pokazati na primeru danas veoma raširenog Bluetooth protokola. Takođe prezentacija će dati osvrt na neke od verifikacionih izazova u radu sa ovakvim dizajnom.
-----------------------------------

Naravno, nakon prezentacija sledi networking, pa obavezno na neformalnoj diskusiji i koktelu, gde ćete biti u mogućnosti da još malo popričate sa predavačima i upoznate Veriest tim.

Ukoliko želite da kontaktirate kompaniju Veriest direktno to možete uraditi putem sledeće email adrese: [masked]